CY7C1411KV18-250BZXC SRAM - Simkron QDR II Memori IC 36Mbit Parallel 250 MHz ICS

CY7C1411KV18-250BZXC SRAM - Simkron QDR II Memori IC 36Mbit Parallel

ICS 250 MHz

Deskripsi

CY7C1411KV18, CY7C1426KV18, CY7C1413KV18, dan CY7C1415KV18 adalah 1,8 V sinkron

SRAM pipa,dilengkapi dengan arsitektur QDR II Arsitektur QDR II terdiri dari dua port terpisah:

Pelabuhan baca dan pelabuhan tulis untuk mengakses array memori.

untuk mendukung operasi membaca dan write port memiliki datainput khusus untuk mendukung operasi menulis.

Arsitektur QDR II memiliki input data yang terpisah dan output data untuk sepenuhnya menghilangkan kebutuhan untuk

Setiap port dapat diakses melalui

Alamat untuk alamat baca dan tulis terikat pada tepi yang naik secara bergantian.

akses ke QDR II baca dan tulis port independen satu sama lain.

Untuk memaksimalkan throughput data, baik port baca dan tulis dilengkapi dengan antarmuka DDR.

lokasi dikaitkan dengan empat kata 8-bit (CY7C1411KV18), kata 9-bit ((CY7C1426KV18), kata 18-bit

(CY7C1413KV18) atau 36-bitword (CY7C1415KV18) yang secara berurutan masuk atau keluar dari perangkat.

Karena data dapat ditransfer ke dalam dan keluar dari perangkat pada setiap tepi naik dari kedua jam input

(K dan K dan Cand C), lebar band memori dimaksimalkan sementara menyederhanakan desain sistem dengan menghilangkan

bus ¥turnarounds.Peningkatan kedalaman dilakukan dengan memilih port, yang memungkinkan setiap port untuk beroperasi.

Semua input sinkron melewati register input yang dikendalikan oleh jam input K atau K.

Semua output data melewati outputregister yang dikendalikan oleh C atau C (atau K atau K dalam satu clockdomain)

input clock. menulis dilakukan dengan on-chip sinkron self-timed menulis sirkuit.

Fitur

■ Memisahkan port data baca dan tulis yang independen

¢ Mendukung transaksi bersamaan

■ 333 MHz jam untuk bandwidth tinggi

■ Pemanasan empat kata untuk mengurangi frekuensi bus alamat

■ Dual data rate (DDR) Interface pada port baca dan tulis (data ditransfer pada 666 MHz) pada 333 MHz

■ Dua jam input (K dan K) untuk penentuan waktu DDR yang tepat

SRAM hanya menggunakan tepi yang naik

■ Dua jam input untuk data output (C dan C) untuk meminimalkan ketidaksesuaian jam dan waktu penerbangan

■ Jam echo (CQ dan CQ) menyederhanakan pengambilan data dalam sistem kecepatan tinggi

■ Single multiplexed address input bus locks address inputs untuk port baca dan tulis

■ Memilih port terpisah untuk perluasan kedalaman

■ Synchronous internal self-timed menulis

■ QDR® II beroperasi dengan latensi baca 1,5 siklus ketika DOFF dinyatakan HIGH

■ Beroperasi mirip dengan perangkat QDR I dengan latensi membaca 1 siklus ketika DOFF dinyatakan LOW

■ Tersedia dalam konfigurasi × 8, × 9, × 18 dan × 36

■ Koherensi data penuh, menyediakan data terbaru

■ Inti VDD = 1,8 V (±0,1 V); I/O VDDQ = 1,4 V ke VDD

■ Tersedia dalam paket FBGA 165 bola (13 × 15 × 1,4 mm)

■ Dianjurkan dalam paket bebas dan tidak bebas Pb

■ Penggerak variabel HSTL output buffer

■ JTAG 1149.1 port akses tes yang kompatibel

■ Fase Locked Loop (PLL) untuk penempatan data yang akurat