GS8160Z36DGT-200 SRAM 2.5 atau 3.3V 512K x 36 18M sirkuit terpadu
Kategori:
ICS Sirkuit Terpadu
Harga:
Email us for details
Cara Pembayaran:
Paypal, TT, Western Union
Spesifikasi
Kode tanggal:
Kode terbaru
Pengiriman oleh:
DHL/UPS/Fedex
Kondisi:
Baru*Asli
Jaminan:
365 hari
Memimpin Gratis:
Sesuai dengan RoHS
Waktu pelaksanaan:
Pengiriman segera
Kemasan:
TQFP-100
Gaya Pemasangan:
SMD/SMT
Pengantar
GS8160Z36DGT-200 SRAM 2.5 atau 3.3V 512K x 36 18M sirkuit terpadu
| Teknologi GSI | |
| Kategori produk: | SRAM |
| RoHS: | Rincian |
| 18 Mbit | |
| 512 k x 36 | |
| 6.5 ns | |
| 200 MHz | |
| Sejalan | |
| 3.6 V | |
| 2.3 V | |
| 210 mA | |
| 0 C | |
| + 85 C | |
| SMD/SMT | |
| TQFP-100 | |
| Tray | |
| Merek: | Teknologi GSI |
| Jenis memori: | SDR |
| Sensitif terhadap kelembaban: | Ya, aku tahu. |
| Jenis produk: | SRAM |
| Seri: | GS8160Z36DGT |
| Subkategori: | Memori & Penyimpanan Data |
| Jenis: | NBT Pipeline/Flow Through |
| Berat satuan: | 0.578352 oz |
Deskripsi
GS8160Z36DGT adalah 18Mbit Synchronous Static SRAM.
atau pipeline lain membaca / double terlambat menulis atau aliran melalui membaca / tunggal terlambat menulis SRAM, memungkinkan pemanfaatan
semua bandwidth bus yang tersedia dengan menghilangkan kebutuhan untuk memasukkan siklus deselect ketika perangkat dihidupkan kembali
Dari membaca untuk menulis siklus. Karena ini adalah perangkat sinkron, alamat, input data, dan membaca / menulis kontrol
Input yang ditangkap pada tepi naik dari jam input. Burst order control (LBO) harus diikat ke daya
Asynchronous input termasuk mode Sleep enable (ZZ) dan Output Enable.
Output Enable dapat digunakan untuk mengesampingkan kontrol sinkron dari driver output dan memutar RAM
Pembalap output mati setiap saat. siklus menulis secara internal otomatis waktu dan dimulai oleh tepi yang meningkat dari
Fitur ini menghilangkan kompleks off chip menulis pulsa generasi yang dibutuhkan oleh asinkron
GS8160Z36DGT dapat dikonfigurasi oleh pengguna untuk mengoperasikan
beroperasi sebagai alat sinkron pipa, yang berarti bahwa selain
untuk register yang dipicu tepi yang naik yang menangkap sinyal masukan, perangkat menggabungkan
Untuk siklus membaca, data output SRAM pipa disimpan sementara oleh tepi dipicu
output register selama siklus akses dan kemudian dirilis ke driver output pada ujung naik berikutnya dari jam.
Fitur
- Fungsi NBT (No Bus Turn Around) memungkinkan nol menunggu membaca-menulis-membaca penggunaan bus; sepenuhnyaAku tidak tahu.
- kompatibel pin dengan kedua pipa dan aliran melalui NtRAMTM, NoBLTM dan ZBTTM SRAM
- 2.5 V atau 3.3 V +10%/~10% sumber daya inti
- 2.5 V atau 3.3 V pasokan I/O
- Modus Pipeline dan Flow Through yang dapat dikonfigurasi pengguna
- Pin LBO untuk mode Linear atau Interleave Burst
- Pin kompatibel dengan perangkat 2Mb, 4Mb, 8Mb, 36Mb, 72Mb dan 144Mb
- Byte menulis operasi (9-bit Bytes)
- 3 chip memungkinkan sinyal untuk mudah ekspansi kedalaman
- ZZ Pin untuk pemadaman otomatis
- Paket TQFP 100 timbal sesuai RoHS tersedia
Kirim RFQ
Saham:
MOQ:
1pcs
